Services und Dienstleistungen
Allgemeine Entwicklung	Meine Erfahrung mit vielen Infrastrukturen aus den Bereichen Semiconductor, Industrie, Consumer, Trading, Billing, Bankenwesen, Regelungstechnik und der Mechatronik ist Garant für eine schnelle Einarbeitung, sichere Analyse und kostengünstige Umsetzung von Anforderungen. Mehr als 35 Jahre Erfahrung in der Entwicklung und Umsetzung gibt die Sicherheit, dass die kritischen Details die nötige Beachtung finden. Starke Analyseskills und Hardware/Software Entwicklungsleistungen zur Definition und Umsetzung von Echtzeit Embedded System-on-Chip Lösungen, Schnittstellen Konvertern, Interfaces, Komplettgeräten, Steuerungen, Robots und lokal oder Internet verteilten Systemen, z.B auf Basis der von mir entwickelten mCluster® Prozessoren. Vertraut mit Entwicklung nach Scrum, Agile, V Modell, Top-Down Bottom-Up, UML2 und OOD Verfahren und deren Zwischenstufen kann die Arbeit direkt beim Kunden vor Ort oder noch günstiger Remote in meinem Atelier stattfinden. Entwicklungsleistungen im Bereich Entwurf, Konzept, Spezifikation, HMI Design, Rekonzeption, Reengineering, Interfacing, Datenkonversion, UML, Datenmodelle, OOD, Pipelined/Parallel Datenfluss, Code Review, Prioritäts Hierarchie, Isochrone Anwendung, TDM, Optimierung, Programmieren in C++, ANSI-C, Assembler, Ada, VHDL, Verilog und vielen anderen Sprachen. VHDL/Verilog Entwicklung, Simulation, Optimierung zur Implementierung in FPGA, SoC und ASIC. Verlagerung von Softwarefunktionalität in die Hardware, Intellectual Property (IP) Entwicklung. Erfahrung mit Multi Clock Domains, Multi Master DMA Design, GbE, Switching Layers 1-3, NFC, A/D und D/A Konverter, Statemachines, Microcode Sequencer, Pipelining, DSP Funktionen. Funktionalitäts- und Zuverlässigkeitstests nach Requirement Vorgaben und vom Standpunkt der Anwenderrollen bzw. User des Systems. Dazu intuitives Testen und Suche nach Schwachstellen in der Bedienung, Testbetrieb. Elektronik, Hardware und Mechatronik Entwicklung. Leiterplatten Layout. Bestückung. Reflow. Konstruktion und Prototypenfertigung mechatronischer Komponenten. Inbetriebnahme. Bring-Up Testing. HIL und SIL Testing zur Sicherstellung von ASIL Safety Anforderungen. Programmiersprachen: Ada, Basic, K&R-C, ANSI-C, C++, C#, Cobol, Forth, Fortran, HTML, Java, Javascript, Pascal, Pearl, Tcl/Tk, Python, Shell Scripte, VHDL, Verilog, VersEpos und die Portierung auf andere Sprachen und Dialekte. Betriebssysteme: Linux (Debian, Slackware, TinyCore, Ubuntu), eCOS, NetBSD, FreeBSD, µC/OS II, ChibiOS, FreeRTOS, XINU, IOS, Windows, DOS, usw. Prozessoren: Z80, Rabbit, 8080, 8085, 80x86, 6502, 68HC1x, 680x, 680x0, 683xx, i960, MIPS, SPARC, Transputer, Hyperstone, Coldfire, MPC60x, MPC750, ARM7TDMI, ARM9, Cortex-M0..M7, -A8, -MxF, -RxF, MSP432E, PIC, dsPIC, Px4 V850E2, PSoC, SAM3/9, TMS570 Herkules. DSPs: 56002, Sharc, Tigershark, Blackfin, TMS320 C28x Piccolo, Delfino. FPGA/SoC/ASIC/MixedSignal: mCluster® Tensor Bitmanipulation Engine4Space, Mico8, Mico32, Nios2, Leon2, Leros, YASEP, TV80, openRISC-V, open8µRISC, 6502, DSPlibs, OpenCores, Amber ARM3, eigene Lockstep Anpassungen, dedizierte Komplex-Statemachines als preiswerter Prozessorersatz in FPGA.
mCluster®	Der Embedded Realtime mCluster® ist ein gegen SEU gesicherter Prozessor im Cluster Verbund System (mehrere tausend) zur Erfassung und schnellen parallelen Bearbeitung von Bitvektormustern, Bildern, Streams, Vektoren, Tensoren, Betriebszuständen, Regelung, Blockchains, Sensor-Daten und adaptiver Suche nach AI Richtlinien. Der mCluster® basiert auf einen Tensorprozessor mit optimierter Bitvektor Bearbeitung, gepaart mit schneller Schleifenabarbeitung und neuester Blockchained Failsafe Überwachung des Programmablaufs gegen Einbruch durch Puffer Code Insertion und Stack Manipulation. Gegenüber ARM Cores ist der mCluster® bei gleichem Takt bis zu Faktor 10 schneller, so daß dadurch weniger Energie benötigt wird. Das mCluster® Konzept umfasst high-speed redundant vernetzte Processing-Module und vermaschte, kompakte Sensor Module mit Power über Datalink Ring. Die optische Laser-Matrix bietet dem Cluster Parallel-Kommunikation mit Multi-Gigabit Übertragungskapazität zwischen je 2 Knoten. Das ist jedem mir bekannten Switch bzgl. Delay und Bandbreite deutlich überlegen. Es kann jederzeit dynamisch rekonfiguriert werden, wie es die Anwendung erfordert, ähnlich einfach wie "telefonieren". Dynamisches Multi-Hop Routing entfällt. mCluster® Processing-Modul Übersichtsbild. Das mCluster® System wurde erdacht, um die strukturelle Integrität eines Weltraum Fahrzeugs komplett und in Echtzeit überwachen zu können, die Navigation und Steuerung zu vereinfachen und dezentral gesteuert, mit mobilen Roboteinheiten kommuniziert, die Reparaturen und Wartungsarbeiten automatisiert durchzuführen bzw. das ganze Schiffkonstrukt sich auch quasi ganz selbst bauen zu lassen, indem z.B. die Reparatur eines Totalschadens (außer Steuersystem und Robots, versteht sich) simuliert wird. Die Fähigkeit zur eigenständigen automatischen Reparatur ist im Weltraum so ziemlich unverzichtbar. Adaptive Verschlüsselung ermöglicht Kommunikationspfade effizient zu schützen oder Banking Bezahl-Transaktionen per Blockchain noch sicherer zu machen oder auch als Sicherheitschip in einem Ausweis eingesetzt zu werden. Der integrierte VersEpos OO-Compiler vereinfacht die Software Entwicklung, Serienbetreuung und Wartung erheblich, erzeugt immer den genau passende Maschinencode für diesen mCluster® Tensor-Prozessor Chip. Der verschlüsselt mit abgespeicherte Sourcecode kann zur Post Mortem Analyse, zur optional zyklischen Manipulations-Erkennung im Betrieb (Fremdcode Erkennung) oder zur Verlagerung auf andere Knoten des mClusters® verwendet werden, um mehrfach gleiche Speicherinhalte in den Knoten zu vermeiden (Gesamtspeicherplatz sparen) oder um zyklische Teilabschaltung des Clusters zur Recovery der Chips von harter Strahlung zu realisieren (Rotationsverfahren mit Power-Down). Der mCluster® Tensorprozessor unterstützt verteilte und embedded Anwendungen in allen wichtigen Arbeitsumgebungen. Der Befehlssatz erlaubt minimalsten OO-Overhead. Die Kombination aus komplexeren Ansätzen bei Befehlen und Verzweigungen, mit überlappendem 8-fach Registersatz ohne Load/Store Overhead, ähnlich SPARC, definiert diese neue Klasse von Prozessoren. Byte und Halbwort Adressierungen entfallen zugunsten völlig variabler Datenlänge (1..32 Bit). Außergewöhnliche Eigenschaften zur Bitmanipulation und schnellste Interrupt-Call-Return Umschaltung paart sich mit Tensorarithmetik. Direkte, einfach und doppelt indirekte Adressierung über Zeiger, Strukturen, APIs oder Objekte im Cache oder im Speicher, Quelle und Ziel Zeiger Auto-Offset Adjustment zur Matrix Adressierung ergibt kompaktesten Code. Schnelle, verkettete, interpretative Listen-Verarbeitung, Unity Cache Look-Ahead Prefetching optimiert Zugriffe auf Listen, Tensoren und Arrays. Direkte Schleifenabarbeitung reduziert Pogramm Overhead. Ein Assembler entfällt. Der VersEpos Quellcode wird 1:1 in geschützten Maschinencode übertragen. Der Compiler ist fest im Prozessor integriert. Das Austauschformat im mCluster® ist immer nur der Source Code. Varianten des Prozessors sind nicht immer unbedingt binär kompatibel. Der Maschinencode hat variable Breite, die sich aus Opcode und Adressierung bestimmt. mCluster® Version 1 ist eine reine Bitvektor-Tensor Integereinheit mit Mul/Div/Mod/Mac, Co/Sinus- und Sqrt-Lookup (max Auflösung / Toleranz bei Überläufen trigonometrischer Arithmetik: ±Π/±360° ≅ ±MAXINT). Adressraum 1G-Wort (4GB), 8* 32bit Registersatz, 512bit Cachelines. Version 1 wird z.B. in den mobilen Arbeitsrobots eingesetzt. mCluster® Version 2 unterstützt Float32/64 Mul/Div/Pwr/Rot/Sin und verzichtet ganz auf explizite Integer Arithmetik Befehle (ausgenommen nur Adressen, Offsets, Indizes zur Handhabung von Tensoren). Adressraum 1G-Wort (4GB), 8* 64bit Registersatz, 1024bit Cachelines. Version 2 wird z.B. als Clusterknoten mit optischer Matrix zusammen eingesetzt für Echtzeit Berechnungen und Vorsimulation. mCluster® Version 3 implementiert regelbasierten und assoziativen Zugriff zur dezentralen Analyse und Entscheidung aufgrund Konzepten übergeordneter Beschreibung Gesamtsystem. Besondere mCluster® Safety-Eigenschaften: Resistenz gegenüber Code-Induktion, gegen Manipulation geschützte Call-, Data Stacks und Programmcode, komplex reduzierter Befehlssatz als direktes Abbild der OO-Hochsprache VersEpos, Page-Scrambled Data-Storage, DMA gestütztes Freispeicher Listenmanagement (alloc/free global oder per Thread), Einzelbitfehler (SEU) Korrektur und Multi-Bitfehler Erkennung, unterbrechungsfreie SEU Recovery durch TRIFFFT-Technologie (nur ASIC), integriertes SEU Tracking (nur ASIC), Lockstep Konfiguration (nur FPGA). Ein separater Power-Reset-Takt-Watchdog Chip vervollständigt den Prozessor zum standalone Failsafe System. Die 4 redundanten FO-Links mit 6GBit über Glasfaser oder zur direkten Ansteuerung der Laser-Matrix vervollständigen einen mCluster® Knoten zur verteilten Netzwerk Anwendung. Die Laser-basierten FO Links kommunizieren innerhalb des Clusters per mCluster® Lichtspiegel mit jedem Knoten direkt, d.h. eine Verzögerung und Overhead durch eine Paketvermittlung entfällt vollständig. Direktes Verbinden ist einfach, fast wie telefonieren. Der Cluster besteht aus 1024 mCluster® Neuronen, ca. 1m x 1m. Jedes Neuron, etwa im Streichholzschachtel Format 50mm x 40mm x 20mm, enthält 4 FO Sender und 4 FO Empfänger, sowie IO Anschlüsse zur Erweiterung mit Sensoren und Steuerung von externen Komponenten, alles zusammen - mit Powerkonversion - in kleinem, wasserkühlbarem Steckgehäuse eingebettet, zur vereinfachten Reparatur. Direkte Cluster-Cluster Kommunikation ist über Faserkabel Bündel auch multi-parallel kanalisierbar, um jedweder Anforderung bzgl. der Bandbreite gerecht werden zu können. Intellectual Properties (IPs) mCluster® in VHDL sind vorhanden. Information zu VersEpos und mCluster® z.Zt. nur bei NDA. Lizenzen für militärische Entwicklungen sind nicht verfügbar! Das integrierte ASIC Kompakt-Labor für Technologien 250-2500nm zum Prototyping von Weltraum tauglichen Chips ist in Vorbereitung der Konzeptphase. Ziel: < 500MHz Technologie mit 6GHz IO-Shifting. Chipherstellung genau so einfach wie 3D Drucken: Lackieren, Belichten, Entwickeln, Ätzen, Reinigen, Metalizing, Cutting, Bonding, Packaging, Testing. Alles in nur einer einzigen, kompakten, aber voll integrierten Reinraum Maschine von gerade einmal 3 Kubikmetern Größe. Kompakte Wafer aus dem Magazin werden mit Hilfe der Entwurfs-Tool-Lib-To-Go und Chemikalien in wieder befüllbaren Kanistern zu fertigen Chips. Entweder direkt aus der Bauteile-Bibliothek zur Reparatur von defekter Elektronik oder auch ganz neu entworfene Chips für neue Aufgaben...   ... eine Maschine zum Mitnehmen auf andere Planeten. Das klingt einfach, ist es aber nicht!   Sponsoring erwünscht.