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Services und Dienstleistungen

Entwicklung

Meine Erfahrung mit vielen Infrastrukturen aus den Bereichen Semiconductor, Industrie, Consumer, Trading, Billing, Bankenwesen, Regelungstechnik und der Mechatronik ist Garant für eine schnelle Einarbeitung, sichere Analyse und kostengünstige Umsetzung von Anforderungen. 30 Jahre Erfahrung in der Entwicklung gibt die Sicherheit, dass kritische Details die nötige Beachtung finden.

Starke Analyseskills und Hardware/Software Entwicklungsleistungen zur Definition und Umsetzung von Echtzeit Embedded System-on-Chip Lösungen, Schnittstellen Konvertern, Interfaces, Komplettgeräten, Steuerungen, Robots und lokal oder Internet verteilten Systemen.

Vertraut mit Entwicklung nach Scrum, Agile, V Modell, Top-Down Bottom-Up, UML2 und OOD Verfahren und deren Zwischenstufen kann die Arbeit direkt beim Kunden vor Ort oder noch günstiger Remote in meinem Atelier stattfinden.

Entwicklungsleistungen im Bereich Entwurf, Konzept, Spezifikation, HMI Design, Rekonzeption, Reengineering, Interfacing, Datenkonversion, UML, Datenmodelle, OOD, Pipelined/Parallel Datenfluss, Code Review, Prioritäts Hierarchie, Isochrone Anwendung, TDM, Optimierung, Programmieren in C++, ANSI-C, Assembler, Ada, VHDL, Verilog und vielen anderen Sprachen.

VHDL/Verilog Entwicklung, Simulation, Optimierung zur Implementierung in FPGA, SoC und ASIC. Verlagerung von Softwarefunktionalität in die Hardware, Intellectual Property (IP) Entwicklung. Erfahrung mit Multi Clock Domains, Multi Master DMA Design, GbE, Switching Layers 1-3, NFC, A/D und D/A Konverter, Statemachines, Microcode Sequencer, Pipelining, DSP Funktionen.

Funktionalitäts- und Zuverlässigkeitstests nach Requirement Vorgaben und vom Standpunkt der Anwenderrollen bzw. User des Systems. Dazu intuitives Testen und Suche nach Schwachstellen in der Bedienung, Testbetrieb.

Elektronik, Hardware und Mechatronik Entwicklung. Leiterplatten Layout. Bestückung. Reflow. Konstruktion und Prototypenfertigung mechatronischer Komponenten. Inbetriebnahme. Bring-Up Testing.

HIL und SIL Testing zur Sicherstellung von Safety Anforderungen nach ASIL.

Prozessorerfahrung: Z80, Rabbit, 8080, 8085, 80x86, 6502, 68HC1x, 680x, 680x0, 683xx, i960, MIPS, SPARC, Transputer, Hyperstone, Coldfire, MPC60x, MPC750, ARM7/9, Cortex-M0-5, -MxF, -RxF, PIC, dsPIC, PSoC, Px4 V850E2, SAM9, MSP432E, TMS570 Herkules, etc.
DSPs: 56002, Sharc, Tigershark, Blackfin, TMS320 C28x Piccolo Delfino.
FPGA/SoC/ASIC/MixedSignal: mCluster® Tensor Bitmanipulation Engine, Nios2, Mico32, Mico8, Leon2, Leros, the YASEP, TV80, openRISC-V, open8µRISC, 6502, DSPlibs, OpenCores, eigene Lockstep Anpassungen.

mCluster®

Der Embedded Realtime mCluster® ist ein Embedded Cluster Verbund System zur Erfassung und schnellen Verarbeitung von Bitvektormustern, Bildern, Vektoren, Tensoren, Betriebszuständen, Blockchains und Sensor-Daten. Das System basiert auf einen spezialisierten embedded Tensorprozessor mit optimierter Bitvektor Manipulation, der gegenüber ARM Cores bis zu Faktor 10 schneller sein kann bei gleichem Takt und dadurch weniger Energie benötigt. Das Konzept umfasst high-speed, redundant vernetzte Processing Module und vermaschte, kompakte Sensor Module mit Power über Datalink.

Das mCluster® System wurde erdacht, um die Aussenhülle und strukturelle Integrität eines Weltraumfahrzeugs komplett und in Echtzeit überwachen zu können, ebenso wie alle Kommunikationspfade mit adaptiver Verschlüsselung effizient zu schützen oder Banking Bezahltransaktionen per Blockchain noch sicherer zu machen oder um Navigationsdaten zu berechnen. Der mCluster® Tensorprozessor beinhaltet einen integrierten Compiler für die objektorientierte Sprache VersEpos. Der Sourcecode wird verschlüsselt mit abgespeichert und kann daher sowohl noch Post Mortem analysiert werden, als auch zur Prüfung des Maschinencodes im Betrieb dienen.

Der mCluster® Tensorprozessor unterstützt verteilte und embedded Anwendungen in allen wichtigen Arbeitsumgebungen. Der Befehlssatz erlaubt minimalsten OO-Overhead. Die Kombination aus RISC mit CISC und komplexeren Ansätzen bei Befehlen und Verzweigungen, mit überlappendem 8-fach Registersatz ohne Load/Store Overhead, definiert eine neue Klasse von Prozessoren. Byte und Halbwort Adressierungen entfallen zugunsten variabler Datenlänge (1..32 Bit). Außergewöhnliche Eigenschaften zur Bitmanipulation und schnellste Interrupt-Call-Return Umschaltung paart sich mit Tensorarithmetik. Direkte, einfach und doppelt indirekte Adressierung über Zeiger, Strukturen, APIs oder Objekte im Speicher. Quelle und Ziel Zeiger Auto-Offset-Adjustment zur Matrix Adressierung ergibt kompaktesten Code. Schnelle, verkettete, interpretative Listenbearbeitung. Unity Cache Look-Ahead Prefetching optimiert Zugriffe auf Listen, Tensoren und Arrays. Direkte Schleifenabarbeitung reduziert Pogramm Overhead.

Ein Assembler entfällt. VersEpos Quellcode wird 1:1 in geschützten Maschinencode übersetzt. Der Compiler ist fest integriert. Varianten des Prozessors sind binär inkompatibel. Der Maschinencode hat variable Breiten von 1 bis 6 Byte, je nach Opcode und Adressierung.

mCluster® Version 1 ist als reine Integereinheit mit Mul/Div/Mod/Mac, Sqrt- und Co-Sinus-Lookup konzipiert (maximale Auflösung und Toleranz bei Überläufen trigonometrischer Arithmetik: ±Π/±360° ≅ ±MAXINT).
Adressraum 1G-Wort (4GB), 8* 32bit Registersatz, 512bit Cachelines.

mCluster® Version 2 unterstützt Float32/64 Mul/Div/Pwr/Rot/Sin und verzichtet auf explizite Integer Arithmetik Befehle (ausgenommen nur Adressen, Offsets, Indizes).
Adressraum 1G-Wort (4GB), 8* 64bit Registersatz, 1024bit Cachelines.

Besondere Safety-Eigenschaften: geschützter Programmablaufcode, reduzierter Befehlssatz mit Prüfbits zur Ablauffehler Erkennung im RAM, Blockchain geschützte Call-Stacks verhindern Stack-Manipulationen, Extern-RAM Verschlüsselung mit Page-Scrambled Data-Hiding, DMA gestütztes Freispeicher Allokation Listenmanagement (alloc/free global oder per Thread), Einzelbitfehler Korrektur und Multibitfehler Erkennung, unterbrechungsfreie SEU Recovery durch TRIFFFT-Technologie (nur ASIC), integriertes SEU Tracking (nur ASIC), Lockstep Konfiguration.

Eine separate Power-Reset-Takt-Watchdog Einheit vervollständigt den Prozessor zum standalone Failsafe System. Redundante FO Netzwerk Links bis 6G vervollständigen einen mCluster® Knoten zur verteilten Anwendung.

Intellectual Properties (IPs) mCluster® in VHDL sind vorhanden und in Vorbereitung. Information zu VersEpos z.Zt. nur bei NDA.




 

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